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DSP原理及应用
VHDL常用的库是（）标准库.
选项
A:IEEE
B:STD
C:WORK
D:PACKAGE
下列不属于VHDL基本程序结构是 选项 A:.CONFIGURATION定义区 B:.ARCHITECTURE定义区 C:USE定义区 D:ENTITY定义区
以下器件中属于Xilinx公司生产的是 选项 A:ispLSⅠ系列器件 B:MAX系列器件 C:XC9500系列器件 D:FLeX系列器件
以下工具中属于FPGA/CPLD开发工具中的专用综合器的是 选项 A:ModelSim B:LeonardoSpectrum C:ActiveHDL D:LDQuartusⅡ
过孔分为半隐藏式、隐藏式和 选项 A:封闭式 B:半封闭式 C:穿透式 D:垂直式
嵌套使用IF语句，其综合结果可实现 选项 A:带优先级且条件相与的逻辑电路 B:条件相或的逻辑电路 C:三态控制电路 D:双向控制电路
下列关于VHDL中信号说法不正确的是 选项 A:信号赋值可以有延迟时间， B:信号除当前值外还有许多相关值，如历史信息等，变量只有当前值 C:信号可以是多个进程的全局信号 D:号值输入信号时采用代入符“：=”，而不是赋值符”<=”，同时信号可以附加延时。
使用QuartusⅡ工具软件建立仿真文件，应采用（）方式。 选项 A:图形编辑 B:文本编辑 C:符号编辑 D:波形编辑
VHDL实体部分的端口模式用来说明信号的流动方向，共有四种类型，以下哪一种不属于这四种？ 选项 A:ELSE B:IN C:OUT D:INOUT
（）是可编程逻辑器件的简称。 选项 A:PLD B:PROM C:PAL D:PLA
一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序称为 选项 A:设计输入 B:设计输出 C:设计实体 D:设计结构
波形文件的拓展名是 选项 A:gdf B:scf C:esb D:wdf
使用QuartusⅡ工具软件实现原理图设计输入，应采用（）方式。 选项 A:模块/原理图文件 B:文本编辑 C:符号编辑 D:波形编辑
以下描述错误的是 选项 A:QuartusⅡ是Altera提供的FPGA/CPLD集成开发环境 B:Altera是世界上最大的可编程逻辑器件供应商之一 C:MAX+plusⅡ是Altera前一代FPGA/CPLD集成开发环境QuartusⅡ的更新换代新产品 D:QuartusⅡ完全支持VHDL、Verilog的设计流程
基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→（）→综合→适配→时序仿真→编程下载一硬件测试。 选项 A:功能仿真 B:逻辑仿真 C:逻辑综合 D:配置
下列不属于VHDL基本程序结构是 选项 A:.CONFIGURATION定义区 B:.ARCHITECTURE定义区 C:USE定义区 D:ENTITY定义区
以下器件中属于Xilinx公司生产的是 选项 A:ispLSⅠ系列器件 B:MAX系列器件 C:XC9500系列器件 D:FLeX系列器件
以下工具中属于FPGA/CPLD开发工具中的专用综合器的是 选项 A:ModelSim B:LeonardoSpectrum C:ActiveHDL D:LDQuartusⅡ
过孔分为半隐藏式、隐藏式和 选项 A:封闭式 B:半封闭式 C:穿透式 D:垂直式
嵌套使用IF语句，其综合结果可实现 选项 A:带优先级且条件相与的逻辑电路 B:条件相或的逻辑电路 C:三态控制电路 D:双向控制电路
下列关于VHDL中信号说法不正确的是 选项 A:信号赋值可以有延迟时间， B:信号除当前值外还有许多相关值，如历史信息等，变量只有当前值 C:信号可以是多个进程的全局信号 D:号值输入信号时采用代入符“：=”，而不是赋值符”<=”，同时信号可以附加延时。
使用QuartusⅡ工具软件建立仿真文件，应采用（）方式。 选项 A:图形编辑 B:文本编辑 C:符号编辑 D:波形编辑
VHDL实体部分的端口模式用来说明信号的流动方向，共有四种类型，以下哪一种不属于这四种？ 选项 A:ELSE B:IN C:OUT D:INOUT
（）是可编程逻辑器件的简称。 选项 A:PLD B:PROM C:PAL D:PLA
一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序称为 选项 A:设计输入 B:设计输出 C:设计实体 D:设计结构
波形文件的拓展名是 选项 A:gdf B:scf C:esb D:wdf
使用QuartusⅡ工具软件实现原理图设计输入，应采用（）方式。 选项 A:模块/原理图文件 B:文本编辑 C:符号编辑 D:波形编辑
以下描述错误的是 选项 A:QuartusⅡ是Altera提供的FPGA/CPLD集成开发环境 B:Altera是世界上最大的可编程逻辑器件供应商之一 C:MAX+plusⅡ是Altera前一代FPGA/CPLD集成开发环境QuartusⅡ的更新换代新产品 D:QuartusⅡ完全支持VHDL、Verilog的设计流程
基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→（）→综合→适配→时序仿真→编程下载一硬件测试。 选项 A:功能仿真 B:逻辑仿真 C:逻辑综合 D:配置