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DSP原理及应用
QuartusⅡ的图形设计文件类型是
选项
A: .scf
B: .bdf
C: .vhd
D: .v
在VHDL的端口声明语句中，用（）声明端口为输入方向. 选项 A:IN B:OUT C:INOUT D:BUFFER
状态机编码方式中，其中（）占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。 选项 A:一位热码编码 B:顺序编码 C:状态位直接输出型编码 D:格雷码编码
大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是 选项 A:CPLD即是现场可编程逻辑器件的英文简称 B:CPLD是基于查找表结构的可编程逻辑器件 C:早期的CPLD是从GAL的结构扩展而来 D:在Altera公司生产的器件中，FLEX10K系列属CPLD结构
VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 选项 A:器件外部特性 B:器件的内部功能 C:器件外部特性与内部功能 D:器件的综合约束
执行QuartusⅡ的（）命令，可以对设计电路进行功能仿真或者时序仿真。 选项 A:Create Default Symbol B:Start Simulation C:Compiler D:Timing Analyzer
VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库 选项 A:IEEE库 B:VITAL库 C:STD库 D:WORK库
以下关于状态机的描述中正确的是 选项 A:Moore型状态机其输出是当前状态和所有输入的函数 B:与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期 C:Mealy型状态机其输出是当前状态的函数 D:以上都不对
建立设计项目的菜单是
综合是EDA设计流程的关键步骤，在下面对综合的描述中，（）是错误的。 选项 A:综合就是把抽象设计层次中的一种表示转化成另一种表示的过程 B:综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件。 C:为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束 D:综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）
仿真通道文件的拓展名是 选项 A:gdf B:scf C:esb D:wdf
MAX+plusⅡ的设计过程包括设计项目的建立与设计的输入、设计编译、设计校验和（）四个步骤。 选项 A:仿真和定时分析 B:元件声明 C:器件编程 D:嵌入系统块
下列语句中，不属于并行语句的是 选项 A:进程语句 B:CASE语句 C:元件例化语句 D:WHEN⋯ELSE⋯语句
在VHDL语言中，下列对时钟边沿检测描述中，错误的是 选项 A:If clk.event and clk=‘1’then B:If falling_edge(clk) then C:If clk’event and clk=‘0’then D:If clk’stable and not clk=‘1’then
综合是EDA设计流程的关键步骤，在下面对综合的描述中，（）是错误的。 选项 A:综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。 B:综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件。 C:为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。 D:综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。
在VHDL的端口声明语句中，用（）声明端口为输入方向. 选项 A:IN B:OUT C:INOUT D:BUFFER
状态机编码方式中，其中（）占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。 选项 A:一位热码编码 B:顺序编码 C:状态位直接输出型编码 D:格雷码编码
大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是 选项 A:CPLD即是现场可编程逻辑器件的英文简称 B:CPLD是基于查找表结构的可编程逻辑器件 C:早期的CPLD是从GAL的结构扩展而来 D:在Altera公司生产的器件中，FLEX10K系列属CPLD结构
VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 选项 A:器件外部特性 B:器件的内部功能 C:器件外部特性与内部功能 D:器件的综合约束
执行QuartusⅡ的（）命令，可以对设计电路进行功能仿真或者时序仿真。 选项 A:Create Default Symbol B:Start Simulation C:Compiler D:Timing Analyzer
VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库 选项 A:IEEE库 B:VITAL库 C:STD库 D:WORK库
以下关于状态机的描述中正确的是 选项 A:Moore型状态机其输出是当前状态和所有输入的函数 B:与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期 C:Mealy型状态机其输出是当前状态的函数 D:以上都不对
建立设计项目的菜单是
综合是EDA设计流程的关键步骤，在下面对综合的描述中，（）是错误的。 选项 A:综合就是把抽象设计层次中的一种表示转化成另一种表示的过程 B:综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件。 C:为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束 D:综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）
仿真通道文件的拓展名是 选项 A:gdf B:scf C:esb D:wdf
MAX+plusⅡ的设计过程包括设计项目的建立与设计的输入、设计编译、设计校验和（）四个步骤。 选项 A:仿真和定时分析 B:元件声明 C:器件编程 D:嵌入系统块
下列语句中，不属于并行语句的是 选项 A:进程语句 B:CASE语句 C:元件例化语句 D:WHEN⋯ELSE⋯语句
在VHDL语言中，下列对时钟边沿检测描述中，错误的是 选项 A:If clk.event and clk=‘1’then B:If falling_edge(clk) then C:If clk’event and clk=‘0’then D:If clk’stable and not clk=‘1’then
综合是EDA设计流程的关键步骤，在下面对综合的描述中，（）是错误的。 选项 A:综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。 B:综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件。 C:为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。 D:综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。