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河南工业职业技术学院EDA
QuartusⅡ的图形设计文件类型是
A.scf
B.vhd
C.vhd
D.v
在VHDL中用 来把特定的结构体关联到一个确定的实体
A.输入
B.输出
C.综合
D.配置
在VHDL语言中，下列对时钟边沿检测描述中，错误的是_
A.if clk.event and clk=.1.then
B.f falling_edge(clk)then
C.if clk.event and clk=.0.then
D.if clk.stable and not clk=.1.then
若S1为"1011",S2为"0101"，下面程序执行后，outValue输出结果为：
A.library ieee
B."0101"
C."0100"C
D."0001"
假设输入信号a="6"，b="E"，则以下程序执行后，c的值为
A."F8
B."F6"
C."F7"
D."0F"
一个项目的输入输出端口是定义在
A.实体中
B.结构体中
C.任何位置
D.进程体
描述项目具有逻辑功能的是
A.实体
B.结构体
C.配置
D.进程
在VHDL语言中，下列对时钟边沿检测描述中，错误的是
A.if clk.event and clk=.1.then
B.if falling_edge(clk)then
C.if clk.event and clk=.0.then
D.if clk.stable and not clk=.1.then
进程中对变量进行赋值，其更新是_
A.立即完成
B.按顺序完成
C.在进程的最后完成
D.都不对
VHDL是在（ ）年正式推出的
A.1983
B.1985
C.1987
D.1989
基于硬件描述语言HDL的数字系统设计目前最常用的设计法称为（ ）设计法。
A.自底向上
B.自顶向下
C.积木式
D.顶层
在EDA工具中，能将硬件描述语言转化硬件电路的重要工具软件称为
A.仿真器
B.综合器
C.适配器
D.下载器
关键字ARCHITECTURE定义的是
A.进程
B.实体
C.配置
D.结构体
MAXPLUSII中编译VHDL源程序时要求
A.文件名和实体可以不同名
B.文件名和实体名无关
C.文件名和实体名要相同
D.不确定
1987标准的VHDL语言对大小写是
A.敏感的
B.只能用小写
C.只能用大写
D.不敏感
A.scf
B.vhd
C.vhd
D.v
在VHDL中用 来把特定的结构体关联到一个确定的实体
A.输入
B.输出
C.综合
D.配置
在VHDL语言中，下列对时钟边沿检测描述中，错误的是_
A.if clk.event and clk=.1.then
B.f falling_edge(clk)then
C.if clk.event and clk=.0.then
D.if clk.stable and not clk=.1.then
若S1为"1011",S2为"0101"，下面程序执行后，outValue输出结果为：
A.library ieee
B."0101"
C."0100"C
D."0001"
假设输入信号a="6"，b="E"，则以下程序执行后，c的值为
A."F8
B."F6"
C."F7"
D."0F"
一个项目的输入输出端口是定义在
A.实体中
B.结构体中
C.任何位置
D.进程体
描述项目具有逻辑功能的是
A.实体
B.结构体
C.配置
D.进程
在VHDL语言中，下列对时钟边沿检测描述中，错误的是
A.if clk.event and clk=.1.then
B.if falling_edge(clk)then
C.if clk.event and clk=.0.then
D.if clk.stable and not clk=.1.then
进程中对变量进行赋值，其更新是_
A.立即完成
B.按顺序完成
C.在进程的最后完成
D.都不对
VHDL是在（ ）年正式推出的
A.1983
B.1985
C.1987
D.1989
基于硬件描述语言HDL的数字系统设计目前最常用的设计法称为（ ）设计法。
A.自底向上
B.自顶向下
C.积木式
D.顶层
在EDA工具中，能将硬件描述语言转化硬件电路的重要工具软件称为
A.仿真器
B.综合器
C.适配器
D.下载器
关键字ARCHITECTURE定义的是
A.进程
B.实体
C.配置
D.结构体
MAXPLUSII中编译VHDL源程序时要求
A.文件名和实体可以不同名
B.文件名和实体名无关
C.文件名和实体名要相同
D.不确定
1987标准的VHDL语言对大小写是
A.敏感的
B.只能用小写
C.只能用大写
D.不敏感