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河南理工大学FPGA 原理与应用
[名词解释题,3.4分] PBD
[名词解释题,3.4分] BBD
[填空题,3.4分] VerilogHDL模块分为两种类型：一种是（）模块，即，描述某种电路系统结构，功能，以综合或者提供仿真模型为设计目的；另一种是（）模块，即，为功能模块的测试提供信号源激励、输出数据监测。
[填空题,4.8分] Verilog语言中，标识符可以是任意一组字母、数字、（）符号和下划线符号的组合。
[填空题,3.4分] state，State，这两个标识符是（）同。
[填空题,3.4分] assignc=a>b?a：b中，若a=3,b=2,则c=（）;若a=2,b=3,则c=（）。
[填空题,3.4分] 在VerilogHDL的逻辑运算中，设A=4′b1010，则表达式~A的结果为（）
[填空题,3.4分] 在VerilogHDL的逻辑运算中，设a=2，b=0，则a&&b结果为（），a||b结果为（）。
[填空题,3.4分] 在VerilogHDL的逻辑运算中，设a=4b1010′，a>>1结果是（）。
[论述题,10分] 下面程序描述一个时钟上升沿触发、同步复位的 D 触发器，试补充完整。 空（ 1） dflop(d ，reset，clk，q); input d ，clk; input reset; 空（ 2） q; reg q； 空（ 3） (posedge clk) if(reset) q <= 0; else q <=空（ 4）; 空（ 5）
[论述题,10分] 为什么在 FPGA 构成的数字系统中要配备一个 PROM 或 E2PROM ？
[论述题,10分] 下面程序描述了 8 位移位寄存器，试补充完整。 空（ 1） shifter(空（ 2）,clr,dout); input din,clk,clr; output空（ 3）dout; reg[7：0] dout; always @(posedge clk) begin if ( 空（ 4）) dout<= 8.b0; else begin dout <= dout << 1; dout[0] <= din; end 空（ 5） endmodule
[论述题,10分] 下面程序描述了一个数据选择器 MUX ，试补充完整。 空（ 1） mux(data_in1 ，data_in2，sel，data_out); input data_in1，data_in2; input [1 ：0] sel; output data_out; always @ （空（ 2）） begin case（空（ 3）） 2′ b00 ： data_out <= data_in1 ^ data_in2; 2′ b01： data_out <= data_in1 | data_in2; 2′ b10： data_out <= data_in1 ~^ data_in2; 2′ b11： data_out <= ~data_in1; 空（ 4）： data_out <=2 ′bxx； endcase end 空（ 5）
[论述题,10分] 说明 FPGA 配置有哪些模式，主动配置和从动配置的主要区别是什么？
[论述题,10分] 下面程序是一个 3-8 译码器的 VerilogHDL 描述，试补充完整。 空（ 1） decoder_38(out,in) output[7 ：0] out; input[2 ：0] in; reg[7：0] out 空（ 2）@(in) begin 空（ 3）(in) 3′d0：out=8 ′b11111110; 3′d1：out=8 ′b11111101； 3′d2：out=8 ′b11111011; 3′d3：out=8 ′b11110111; 3′d4：out=8 ′b11101111; 3′d5：out=8 ′b11011111; 3′d6：out=8 ′b10111111; 3′d7：out=8 ′b01111111; endcase 空（ 4） 空（ 5）
[名词解释题,3.4分] BBD
[填空题,3.4分] VerilogHDL模块分为两种类型：一种是（）模块，即，描述某种电路系统结构，功能，以综合或者提供仿真模型为设计目的；另一种是（）模块，即，为功能模块的测试提供信号源激励、输出数据监测。
[填空题,4.8分] Verilog语言中，标识符可以是任意一组字母、数字、（）符号和下划线符号的组合。
[填空题,3.4分] state，State，这两个标识符是（）同。
[填空题,3.4分] assignc=a>b?a：b中，若a=3,b=2,则c=（）;若a=2,b=3,则c=（）。
[填空题,3.4分] 在VerilogHDL的逻辑运算中，设A=4′b1010，则表达式~A的结果为（）
[填空题,3.4分] 在VerilogHDL的逻辑运算中，设a=2，b=0，则a&&b结果为（），a||b结果为（）。
[填空题,3.4分] 在VerilogHDL的逻辑运算中，设a=4b1010′，a>>1结果是（）。
[论述题,10分] 下面程序描述一个时钟上升沿触发、同步复位的 D 触发器，试补充完整。 空（ 1） dflop(d ，reset，clk，q); input d ，clk; input reset; 空（ 2） q; reg q； 空（ 3） (posedge clk) if(reset) q <= 0; else q <=空（ 4）; 空（ 5）
[论述题,10分] 为什么在 FPGA 构成的数字系统中要配备一个 PROM 或 E2PROM ？
[论述题,10分] 下面程序描述了 8 位移位寄存器，试补充完整。 空（ 1） shifter(空（ 2）,clr,dout); input din,clk,clr; output空（ 3）dout; reg[7：0] dout; always @(posedge clk) begin if ( 空（ 4）) dout<= 8.b0; else begin dout <= dout << 1; dout[0] <= din; end 空（ 5） endmodule
[论述题,10分] 下面程序描述了一个数据选择器 MUX ，试补充完整。 空（ 1） mux(data_in1 ，data_in2，sel，data_out); input data_in1，data_in2; input [1 ：0] sel; output data_out; always @ （空（ 2）） begin case（空（ 3）） 2′ b00 ： data_out <= data_in1 ^ data_in2; 2′ b01： data_out <= data_in1 | data_in2; 2′ b10： data_out <= data_in1 ~^ data_in2; 2′ b11： data_out <= ~data_in1; 空（ 4）： data_out <=2 ′bxx； endcase end 空（ 5）
[论述题,10分] 说明 FPGA 配置有哪些模式，主动配置和从动配置的主要区别是什么？
[论述题,10分] 下面程序是一个 3-8 译码器的 VerilogHDL 描述，试补充完整。 空（ 1） decoder_38(out,in) output[7 ：0] out; input[2 ：0] in; reg[7：0] out 空（ 2）@(in) begin 空（ 3）(in) 3′d0：out=8 ′b11111110; 3′d1：out=8 ′b11111101； 3′d2：out=8 ′b11111011; 3′d3：out=8 ′b11110111; 3′d4：out=8 ′b11101111; 3′d5：out=8 ′b11011111; 3′d6：out=8 ′b10111111; 3′d7：out=8 ′b01111111; endcase 空（ 4） 空（ 5）