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河南理工大学FPGA 原理与应用
进程中的信号赋值语句，其信号更新是()。
A.按顺序完成；
B.比变量更快完成；
C.在进程的最后完成；
D.以上都不对。
以下对于进程PROCESS的说法，正确的是：()。 A.进程之间可以通过变量进行通信 B.进程内部由一组并行语句来描述进程功能 C.进程语句本身是并行语句 D.一个进程可以同时描述多个时钟信号的同步时序逻辑
综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，()是错误的。 A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件； B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； C.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。 D.综合是纯软件的转换过程，与器件硬件结构无关；
在VHDL中，含WAIT语句的进程PROCESS的括弧中()再加敏感信号，否则则是非法的。 A.可以 B.不能 C.必须 D.有时可以
在元件例化语句中，用()符号实现名称映射，将例化元件端口声明语句中的信号与PORTMAP（）中的信号3 A.名关联起来。 B.= C.:= D.<=D.=>
在VHDL中，PROCESS结构内部是由()语句组成的。 A.顺序 B.顺序和并行 C.并行 D.任何
在VHDL中，语句”FORIIN0TO7LOOP”定义循环次数为()次。 A.8 B.7 C.0 D.1
如果a=1,b=1，则逻辑表达式（aXORb）OR（NOTbANDa）的值是()。 A.0 B.1 C.2 D.不确定
在VHDL中,可以用语()表示检测clock下降沿。 A.clock’event B.clock’eventandclock=’1’ C.clock=’0’ D.clock’eventandclock=’0’
下列关于CASE语句的说法不正确的是()。 A.条件句中的选择值或标识符所代表的值必须在表达式的取值范围内。 B.CASE语句中必须要有WHENOTHERS=>NULL；语句。 C.CASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现。 D.CASE语句执行必须选中，且只能选中所列条件语句中的一条。
下列关于变量的说法正确的是()。 A.变量是一个局部量，它只能在进程和子程序中使用。 B.变量的赋值不是立即发生的，它需要有一个δ延时。 C.在进程的敏感信号表中，既可以使用信号，也可以使用变量。 D.变量赋值的一般表达式为：目标变量名<=表达式。
下面哪一个可以用作VHDL中的合法的实体名()。 A.OR B.VARIABLE C.SIGNAL D.OUT1
下列关于信号的说法不正确的是()。 A.信号相当于器件内部的一个数据暂存节点。 B.信号的端口模式不必定义，它的数据既可以流进，也可以流出。 C.在同一进程中，对一个信号多次赋值，其结果只有第一次赋值起作用。 D.信号在整个结构体内的任何地方都能适用。
在VHDL的CASE语句中，条件句中的“=>”不是操作符号，它只相当与()作用。 A.IF B.THEN C.AND D.OR
下列语句中，不属于并行语句的是：()。 A.进程语句 B.CASE语句 C.元件例化语句 D.WHEN,ELSE,语句
以下对于进程PROCESS的说法，正确的是：()。 A.进程之间可以通过变量进行通信 B.进程内部由一组并行语句来描述进程功能 C.进程语句本身是并行语句 D.一个进程可以同时描述多个时钟信号的同步时序逻辑
综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，()是错误的。 A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件； B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； C.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。 D.综合是纯软件的转换过程，与器件硬件结构无关；
在VHDL中，含WAIT语句的进程PROCESS的括弧中()再加敏感信号，否则则是非法的。 A.可以 B.不能 C.必须 D.有时可以
在元件例化语句中，用()符号实现名称映射，将例化元件端口声明语句中的信号与PORTMAP（）中的信号3 A.名关联起来。 B.= C.:= D.<=D.=>
在VHDL中，PROCESS结构内部是由()语句组成的。 A.顺序 B.顺序和并行 C.并行 D.任何
在VHDL中，语句”FORIIN0TO7LOOP”定义循环次数为()次。 A.8 B.7 C.0 D.1
如果a=1,b=1，则逻辑表达式（aXORb）OR（NOTbANDa）的值是()。 A.0 B.1 C.2 D.不确定
在VHDL中,可以用语()表示检测clock下降沿。 A.clock’event B.clock’eventandclock=’1’ C.clock=’0’ D.clock’eventandclock=’0’
下列关于CASE语句的说法不正确的是()。 A.条件句中的选择值或标识符所代表的值必须在表达式的取值范围内。 B.CASE语句中必须要有WHENOTHERS=>NULL；语句。 C.CASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现。 D.CASE语句执行必须选中，且只能选中所列条件语句中的一条。
下列关于变量的说法正确的是()。 A.变量是一个局部量，它只能在进程和子程序中使用。 B.变量的赋值不是立即发生的，它需要有一个δ延时。 C.在进程的敏感信号表中，既可以使用信号，也可以使用变量。 D.变量赋值的一般表达式为：目标变量名<=表达式。
下面哪一个可以用作VHDL中的合法的实体名()。 A.OR B.VARIABLE C.SIGNAL D.OUT1
下列关于信号的说法不正确的是()。 A.信号相当于器件内部的一个数据暂存节点。 B.信号的端口模式不必定义，它的数据既可以流进，也可以流出。 C.在同一进程中，对一个信号多次赋值，其结果只有第一次赋值起作用。 D.信号在整个结构体内的任何地方都能适用。
在VHDL的CASE语句中，条件句中的“=>”不是操作符号，它只相当与()作用。 A.IF B.THEN C.AND D.OR
下列语句中，不属于并行语句的是：()。 A.进程语句 B.CASE语句 C.元件例化语句 D.WHEN,ELSE,语句